CFETs prometem revolucionar densidade de transistores na próxima geração de chips

A adoção dos Complementary FETs (CFETs) representa o próximo estágio na miniaturização de transistores, um salto evolutivo após as arquiteturas Gate-All-Around (GAA). A grande inovação é o empilhamento vertical de transistores tipo p e n, onde antes ficavam lado a lado. Esse design 3D promete quase dobrar a densidade de transistores e reduzir a altura da célula em até 40%, trazendo ganhos significativos em desempenho e eficiência energética, cruciais para a computação de alto desempenho e IA.

Fabricantes como Intel, Samsung, TSMC e IBM já trabalham com diferentes abordagens. A Intel explora substratos híbridos para otimizar pFETs e nFETs separadamente. A IBM aposta em uma abordagem sequencial com transistores escalonados, enquanto a Samsung desenvolve um isolamento dielétrico médio (MDI) para separar as regiões de gate. A TSMC foca na flexibilidade de acesso aos pinos frontais e traseiros, e no ajuste de tensão de limiar (multi-Vt) via dopagem do gate. Os desafios de fabricação são gigantes, exigindo controle atômico, interconexões verticais complexas e a implementação de vias de alimentação traseiras, além de simulação multifísica avançada para otimizar o rendimento e gerenciar parasitismos e deformações em nível nanométrico.

A notícia sobre CFETs mostra uma evolução clara em relação às discussões anteriores sobre nós de fabricação. Enquanto a cobertura do CEVIU de 14 de agosto de 2026, com a matéria “Samsung Foundry Adia 1.4nm para 2029 e Mira 1nm com High-NA EUV”, abordava a otimização dos nós Gate-All-Around de 2nm, os CFETs surgem como a próxima geração de arquitetura de transistor que permitirá nós ainda menores. Isso confirma que a indústria já projeta um sucessor para o GAA, buscando densidade ainda maior.

Além disso, a importância da litografia EUV, pauta da matéria “ASML anuncia avanço em fonte de luz EUV para impulsionar produção de chips” de 24 de fevereiro de 2026, ganha contornos mais definidos com os CFETs. A nova arquitetura depende intensamente de tecnologias como High-NA EUV para o escalonamento contínuo das dimensões dos metais e para superar desafios como a rugosidade de linha (LER/LWR) e o colapso de padrões, validando a relevância dos avanços em fontes de luz EUV.

A chegada dos CFETs é fundamental para a manutenção da Lei de Moore, permitindo o aumento da densidade de transistores por área. Esta arquitetura 3D, que empilha transistores p- e n- tipo verticalmente, é a chave para prolongar o escalonamento em nível atômico. A inovação promete impulsionar ganhos em desempenho e eficiência energética dos chips, impactando diretamente desde dispositivos móveis até datacenters e a capacidade de processamento de IA.

O desenvolvimento dos CFETs também força avanços em toda a cadeia de suprimentos de semicondutores. Novas ferramentas de simulação, materiais avançados, processos de deposição e gravação em escala atômica, e litografia EUV de altíssima precisão são essenciais para viabilizar essa tecnologia. Isso assegura que a inovação continue a todo vapor, garantindo chips mais potentes e eficientes para as próximas décadas.