PCIe sobre UCIe: Desafios na Interconexão de Chiplets e a Solução da Siemens

A arquitetura de chiplets, que fragmenta a funcionalidade de um SoC (System-on-Chip) em múltiplos dies, torna a interconexão interna mais crítica. A combinação do PCI Express (PCIe) 8.0 com o Universal Chiplet Interconnect Express (UCIe) 3.0 endereça essa necessidade, permitindo que o tráfego PCIe trafegue entre chiplets dentro do mesmo encapsulamento. O desafio técnico reside em garantir a sincronização rigorosa entre os fluxos de gerenciamento de energia, reset e recuperação de ambos os protocolos, cada um com suas próprias máquinas de estado.

Quando o PCIe exige uma transição de estado, como a entrada em um modo de baixa energia ou um reset, o stack do UCIe deve interpretar, coordenar com o die remoto e gerenciar o tráfego antes de sinalizar a conclusão. Falhas nessa coordenação podem causar interrupções de transação, timeouts ou deadlocks. As ferramentas da Siemens, como o Avery PCIe e UCIe VIP, oferecem um framework de verificação capaz de simular e rastrear essas interações complexas em tempo real, permitindo a injeção de falhas para testar cenários de canto e garantir a robustez do design antes da fabricação do silício. Isso é fundamental para a viabilidade de sistemas de alta performance.

A robustez da interconexão PCIe sobre UCIe é vital para a próxima geração de hardware de IA e sistemas de computação de alto desempenho. A capacidade de dividir funções em chiplets, garantindo que a comunicação entre eles seja impecável, permite maior escalabilidade, flexibilidade e eficiência energética nos designs. Isso se alinha a discussões anteriores do CEVIU sobre a necessidade de otimizar a distribuição de energia em centros de dados, como abordado em nossa matéria de 19 de agosto de 2026 sobre o 800VDC, e a desafios de empilhamento de HBM, conforme visto em 28 de agosto de 2026. Uma verificação profunda evita problemas de integração que poderiam comprometer todo o sistema.